高速實時數字信號處理器SHARC的原理及其應用

第1章　概述
1.1　DSP的基本概念
1.1.1　DSP的結構特點
1.1.2　DSP的發(fā)展
1.2　SHARC簡介
1.2.1　SHARC的基本結構
1.2.2　SHARC指令的特點
1.2.3　程序開發(fā)過程
第2章　SHARC的基本結構與概念
2.1　SHARC運算單元
2.1.1　SHARC的數據格式
2.1.2　算術邏輯單元（ALU）
2.1.3　乘法器（MPU）
2.1.4　移位器（SHIFTER）
2.1.5　數據寄存器
2.1.6　小結
2.2　SHARC的程序流控制
2.2.1　流水線機制
2.2.2　指令Cache
2.2.3　循環(huán)指令的程序流控制
2.2.4　分支指令的程序流控制
2.2.5　小結
2.3　SHARC的中斷
2.3.1　SHARC中斷的基本原理
2.3.2　中斷向量表及相關的控制寄存器
2.3.3　SHARC中斷使用
2.3.4　中斷現(xiàn)場保護
2.3.5　中斷重入
2.3.6　小結
2.4　地址空間和尋址
2.4.1　地址空間
2.4.2　尋址方式
2.4.3　各種字長數據的傳輸
2.4.4　小結
第3章　DMA傳輸與串口、Lind口通信
3.1　DMA傳輸
3.1.1　DMA的基本概念
3.1.2　與DMA相關的寄存器
3.1.3　外口DMA傳輸
3.1.4　DMA中斷
3.1.5　DMA的優(yōu)先級
3.1.6　鏈式DMA
3.1.7　小結
3.2　串口通信
3.2.1　SHARC串口簡介
3.2.2　重要寄存器及其使用
3.2.3　串口中斷
3.2.4　串口 DMA傳輸
3.2.5　應用實例
3.2.6　小結
3.3　Link口
3.3.1　Link口的構成
3.3.2　Link口的傳輸協(xié)議
3.3.3　Link口的控制
3.3.4　Link口緩存
3.3.5　Link口的DMA
3.3.6　Link口中斷
3.3.7　DMA片內數據塊搬移
3.3.8　小結
第4章　SHAR系統(tǒng)設計
4.1　SHARC的多處理器系統(tǒng)——結構
4.1.1　簇結構的基本形式
4.1.2　總線仲裁
4.1.3　多處理數據傳遞
4.1.4　向量中斷（VIRPT）
4.1.5　相關的狀態(tài)寄存器
4.1.6　多 SHARC五連
4.1.7　小結
4.2　MeshSP（網格）結構
4.2.1　MeshSP（網格）結構的基本形式
4.2.2　小結
4.3　通過RTOS實現(xiàn)并行處理
4.3.1　RTOS簡介
4.3.2　在RTOS環(huán)境下開發(fā)并行系統(tǒng)
4.3.3　APEX PRO
4.3.4　并行程序的開發(fā)與調試
4.3.5　小結
4.4　關鍵信號、JTAG接口與加載模式
4.4.1　關鍵信號的定義與連接
4.4.2　JTAG接口
4.4.3　程序自加載
4.4.4　小結
4.5　高速數字電路設計簡介
4.5.1　非理想因素
4.5.2　端接匹配
4.5.3　串擾性質及其消除
4.5.4　傳輸延時一致性
4.5.5　EDA設計
4.5.6　SHARC系統(tǒng)設計中應注意的問題
4.5.7　小結
4.6　SHARC與 FLASH MEMORY的接口
第5章　SHARC的指令系統(tǒng)
5.1　SHARC指令系統(tǒng)的組成與分類
5.2　數學運算指令匯編
5.2.1　ALU的數學運算指令
5.2.2　MPU的數學運算指令
5.2.3　Shifter的數學運算指令
5.3　程序流控制指令后綴
5.4　常用算法
5.4.1　開平方
5.4.2　除法
5.4.3　正弦、余弦函數
5.5　SHARC C語言
5.5.1　SHARC C程序的開發(fā)過程
5.5.2　混合編程
5.5.3　語法擴展
5.5.4　小結
第6章　SHARC家族其他成員
6.1　ADSP21061、ADSP21062、ADSP21065簡介
6.2　四SHARC的聯(lián)合模塊——AD14060
6.2.1　AD14060的特點
6.2.2　AD14060的內部結構
6.3　高性能的 SHARC二代——ADSP21160
6.3.1　ADSP21160的特點
6.3.2　單指令多數據流機制（SIMD）
6.3.3　多樣化的內存訪問方式
6.3.4　時鐘
6.4　SHARC家族的飛躍——TigerSHARC
6.4.1　TigerSHARC的主要特點
6.4.2　TigerSHARC的內核
6.5　網上信息
附錄A　引腳功能描述與芯片封裝形式
附錄B　時序
附錄C　寄存器
參考文獻