Verilog HDL設計實踐與指導

前言
第1章 Verilog HDL概述
1.1 Verilog HDL簡介
1.2 Verilog HDL的歷史
1.3 Verilog HDL和VHDL的比較
1.4 計算機輔助設計的概況
1.5 目前的集成電路設計
1.5.1 第一步：詳細說明
1.5.2 第二步：寄存器傳輸級（RTL）編碼
1.5.3 第三步：TestBench與仿真
1.5.4 第四步：綜合
1.5.5 第五步：初步時序分析
1.5.6 第六步：自動布局布線（APR）
1.5.7 第七步：后端報告（BACK ANNOTATION）
1.5.8 第八步：布局后時序分析
1.5.9 第九步：邏輯驗證
1.6 IP復用技術及SoC概況
1.6.1 IP復用技術
1.6.2 SoC的概況
1.7 小結(jié)
第2章 Verilog HDL語言的語法
2.1 標識符和關鍵字
2.2 系統(tǒng)任務和系統(tǒng)函數(shù)
2.2.1 display和write任務
2.2.2 monitor任務
2.2.3 strobe任務
2.2.4 文件輸入/輸出任務
2.2.5 模擬時間函數(shù)
2.2.6 模擬控制任務
2.2.7 隨機函數(shù)
2.3 編譯指令
2.3.1 'define和'undef
2.3.2 'ifdef、'else和‘endif
2.3.3 'default_nettype
2.3.4 'include
2.3.5 'resetall
2.3.6 'timescale
2.3.7 'unconnected_drive和'nounconnected_drive
2.3.8 'celldefine和'endcelefine
2.4 空白符和注釋
2.5 數(shù)值和字符串
2.6 線網(wǎng)類型
2.7 寄存器類型
2.8 門類型
2.9 操作符
2.9.1 算術操作符
2.9.2 關系操作符
2.9.3 相等關系操作答
2.9.4 邏輯操作符
2.9.5 按位操作符
2.9.6 歸約操作符
2.9.7 移位操作符
2.9.8 條件操作符
2.9.9 連接操作符
2.9.10 復制操作符
2.9.11 操作符優(yōu)先級
2.10 小結(jié)
第3章 行為語句
3.1 過程語句
3.1.1 initial語句
3.1.2 always語句
3.2 條件語句
3.2.1 if_else語句
3.2.2 條件操作符
3.3 case語句
3.3.1 case語句
3.3.2 casez和casex語句
3.3.3 case語句和if-else-if語句的比較
3.4 循環(huán)語句
3.4.1 forever循環(huán)語句
3.4.2 repeat語句
3.4.3 while語句
3.4.4 for語句
3.4.5 循環(huán)的異常退出
3.5 事件控制
3.6 持續(xù)賦值
3.7 過程賦值語句
3.7.1 Verilog HDL的層次化事件隊列
3.7.2 阻塞賦值的一般用法
3.7.3 非阻塞賦值的一般用法
3.7.4 阻塞賦值和非阻塞賦值的比較
3.7.5 阻塞賦值和非阻塞賦值的混合使用
3.8 小結(jié)
第4章 結(jié)構化建模
4.1 兩種設計方法
4.2 模塊
4.3 端口
4.4 模塊的示例化
4.5 模塊的參數(shù)化
4.6 關于結(jié)構化的一個實例
4.7 小結(jié)
第5章 門級與開關級建模
5.1 概述
5.2 門級基元
5.2.1 多輸入門
5.2.2 多輸出門
5.2.3 三態(tài)門
5.3 開關級基元
5.3.1 MOS開關
5.3.2 雙向開關
5.4 門級建模
5.5 開關級建模
5.5.1 強度的定義
5.5.2 開關級建模的示例
5.6 小結(jié)
第6章 用戶自定義基元（UDP）
6.1 UDP的定義
6.1.1 UDP頭部
6.1.2 UDP端口聲明
6.1.3 時序UDP的初始化語句
6.1.4 UDP的狀態(tài)表格
6.2 組合UDP
6.3 時序UDP
6.3.1 電平敏感的時序UDP
6.3.2 邊沿敏感的時序UDP
6.3.3 混合時序UDP
6.4 小結(jié)
第7章 復雜建模
7.1 數(shù)組的示例
7.2 延時
7.2.1 賦值語句中的延時
7.2.2 門和線網(wǎng)的延時
7.2.3 最小延時、最大延時和典型延時
7.3 函數(shù)和任務
7.3.1 任務
7.3.2 可重入任務
7.3.3 函數(shù)
7.3.4 函數(shù)和任務的比較
7.4 作用域和層次名
7.4.1 作用域
7.4.2 層次名
7.5 握手協(xié)議
7.5.1 等待語句
7.5.2 握手協(xié)議實例
7.6 流水線設計
7.6.1 一個簡單的流水線實例
7.6.2 流水線之間的同步操作
7.7 小結(jié)
第8章 功能驗證
8.1 為模塊建立測試臺
8.2 一個簡單的TestBench
8.3 讀寫文本文件中的測試矢量
8.3.1 讀取文本文件
8.3.2 寫入文本文件
8.3.3 修改后的TestBench
8.4 其他測試信號的產(chǎn)生
8.4.1 時鐘信號的產(chǎn)生
8.4.2 復位信號的產(chǎn)生
8.5 兩種測試方法學的簡介
8.5.1 基于模擬的驗證
8.5.2 半形式化驗證
8.6 小結(jié)
第9章 綜合與設計
9.1 綜合中特殊的幾類語句
9.1.1 always語句
9.1.2 if語句
9.1.3 case語句
9.1.4 full case
9.1.5 parallel case
9.2 時鐘
9.3 鎖存器和觸發(fā)器
9.3.1 鎖存器
9.3.2 觸發(fā)器（flip-flop）
9.4 同步行為和異步行為
9.5 組合邏輯和時序邏輯
9.6 毛刺及其消除方法
9.7 模塊的劃分與綜合
9.8 可綜合的描述風格
9.9 小結(jié)
第10章 數(shù)字電路的設計與技巧
10.1 組合邏輯電路的設計與描述
10.1.1 組合邏輯電路的基本特征與設計介紹
10.1.2 多路選擇器
10.1.3 編碼器
10.1.4 優(yōu)先級編碼器
10.1.5 譯碼器
10.1.6 比較器
10.1.7 ALU
10.2 時序邏輯電路設計和描述
10.2.1 時序邏輯電路的基本特征
10.2.2 寄存器
10.2.3 線性反饋移位寄存器（LSFR）
10.2.4 計數(shù)器
10.2.5 資源的仲裁器（arbiter)
10.2.6 乘法器
10.3 有限狀態(tài)機的設計與描述
10.3.1 Moore有限狀態(tài)機
10.3.2 Mealy有限狀態(tài)機
10.3.3 混合有限狀態(tài)機
10.3.4 狀態(tài)的描述
10.3.5 狀態(tài)機的設計風格
10.3.6 有限狀態(tài)機的復位
10.3.7 有限狀態(tài)機中的手刺
10.3.8 狀態(tài)機實例分析
10.4 小結(jié)
第11章 基于Harvard結(jié)構的RISC_CPU設計
11.1 概述
11.2 Harvard結(jié)構的RISC_CPU簡介
11.3 RSIC CPU的體系結(jié)構
11.4 算術邏輯運算部件
11.5 寄存器文件
11.6 譯碼部件
11.7 CPU頂層模塊
11.7.1 取指令部件
11.7.2 特殊寄存器部件
11.7.3 數(shù)據(jù)通路
11.8 RISC CPU的IP核驗證
11.9 RISC CPU的綜合及前仿
11.10 小結(jié)