EDA工程方法學(xué)

第1章 EDA工程概論
1.1 概論
1.2 EDA工程發(fā)展歷程
1.3 EDA工程概念
1.3.1 EDA工程的實現(xiàn)載體
1.3.2 EDA工程的設(shè)計語言
1.3.3 EDA系統(tǒng)的框架結(jié)構(gòu)
1.4 EDA工程的基本特征
1.5 集成電路設(shè)計方法
1.5.1 全定制設(shè)計方法
1.5.2 符號法版圖設(shè)計
1.5.3 半定制設(shè)計方法
1.5.4 可編程器件設(shè)計方法
1.5.5 不同集成電路設(shè)計方法的比較
1.6 EDA工程的范疇
1.6.1 EDA工程的硬件產(chǎn)品設(shè)計方法學(xué)
1.6.2 EDA工程的軟件工具設(shè)計方法學(xué)
1.6.3 EDA工程的應(yīng)用范疇
1.7 EDA工程的設(shè)計流程
1.8 EDA工程和微電子技術(shù)
1.8.1 EDA工程學(xué)科與微電子技術(shù)的關(guān)系
1.8.2 其他學(xué)科與微電子結(jié)合誕生新的技術(shù)
第2章 EDA工程設(shè)計方法
2.1 IC設(shè)計描述法
2.1.1 集成電路設(shè)計的描述方法
2.1.2 行為描述法
2.2 IP復(fù)用方法
2.2.1 問題的提出
2.2.2 軟IP核與硬IP核
2.2.3 設(shè)計復(fù)用方法
2.2.4 基于IP模塊的設(shè)計技術(shù)
2.2.5 硬件參數(shù)提取提高IP利用率
2.3 ASIC設(shè)計法
2.3.1 ASIC設(shè)計概述
2.3.2 用可編程邏輯器件設(shè)計ASIC
2.3.3 用門陣列設(shè)計ASIC（半定制法）
2.3.4 用標(biāo)準(zhǔn)單元設(shè)計ASIC（半定制法）
2.4 大規(guī)模集成電路（VLSI）設(shè)計方法
2.5 以集成平臺為基礎(chǔ)的設(shè)計方法
2.5.1 集成平臺的概念
2.5.2 集成平臺的結(jié)構(gòu)
2.5.3 集成平臺的發(fā)展
2.6 集成系統(tǒng)設(shè)計方法
2.6.1 片上系統(tǒng)概念
2.6.2 片上系統(tǒng)的一般設(shè)計方法
2.6.3 片上系統(tǒng)的分層設(shè)計方法
2.6.4 片上系統(tǒng)的集成設(shè)計方法
2.6.5 片上系統(tǒng)設(shè)計的關(guān)鍵問題
2.6.6 片上系統(tǒng)面向?qū)ο蟮脑O(shè)計方法
2.6.7 可編程系統(tǒng)級芯片的結(jié)構(gòu)
2.6.8 可編程系統(tǒng)級芯片的設(shè)計方法
2.6.9 片上系統(tǒng)的測試方法
2.6.10 片上系統(tǒng)的設(shè)計實例（一）——單片微處理器系統(tǒng)芯片
2.6.11 片上系統(tǒng)的設(shè)計實例（二）——32位微處理器系統(tǒng)芯片
2.6.12 片上系統(tǒng)的設(shè)計實例（三）——多處理器系統(tǒng)芯片
2.6.13 系統(tǒng)芯片展望
2.7 EDA工程集成設(shè)計環(huán)境 IDE
2.7.1 集成設(shè)計環(huán)境的概念
2.7.2 趨向集成化的EDA工具平臺
2.7.3 EDA工程的框架結(jié)構(gòu)
2.8 虛擬器件協(xié)同設(shè)計環(huán)境
2.8.1 一個從系統(tǒng)到芯片的完整設(shè)計流程
2.8.2 設(shè)計流程
2.8.3 行為級虛擬器件建模
2.8.4 結(jié)構(gòu)級虛擬器件建模
2.8.5 行為級到結(jié)構(gòu)級映射
2.8.6 系統(tǒng)級設(shè)計和實現(xiàn)的無縫連接
2.9 軟硬件協(xié)同設(shè)計方法
2.9.1 軟硬件協(xié)同設(shè)計語言
2.9.2 軟硬件劃分的問題
2.9.3 軟硬件協(xié)同設(shè)計的劃分方法
2.9.4 限制滿足性問題
2.9.5 軟硬件協(xié)同設(shè)計工具
2.9.6 推導(dǎo)指令
2.9.7 統(tǒng)一的表述
2.9.8 設(shè)計指令的建立
2.10 EDA工程的分層設(shè)計方法
2.11 e－DA網(wǎng)上設(shè)計方法
2.11.1 網(wǎng)上設(shè)計環(huán)境
2.11.2 遠程 IC設(shè)計環(huán)境
2.12 EDA工程的仿生學(xué)方法
2.12.1 概述
2.12.2 進化硬件
2.12.3 POE模型
2.12.4 電子胚胎結(jié)構(gòu)模型
2.12.5 仿生SoC芯片模型
第3章 EDA工程建模方法
3.1 模型的概念
3.2 VHDL建模
3.3 組合電路模型
3.3.1 編碼器的設(shè)計
3.3.2 譯碼器的設(shè)計
3.3.3 選擇器的設(shè)計
3.3.4 運算器的設(shè)計
3.4 時序電路建模
3.4.1 時鐘邊沿的描述
3.4.2 時序電路中復(fù)位信號Reset的VHDL描述方法
3.5 狀態(tài)機模型
3.5.1 狀態(tài)機建模
3.5.2 優(yōu)化性能
3.5.3 資源利用
3.5.4 Std_match函數(shù)
3.5.5 消除鎖存器
3.6 微處理器模型
3.6.1 寄存器級模型特點
3.6.2 寄存器級數(shù)據(jù)流模型的特點
3.6.3 集成系統(tǒng)的劃分
3.6.4 精簡指令集計算機
3.6.5 URSIC處理器級程序設(shè)計
3.7 PLD的物理模型
3.7.1 互連引發(fā)的問題
3.7.2 高度可預(yù)測
3.8 數(shù)字電子系統(tǒng)模型
3.9 并行建模環(huán)境
3.10 深亞微米建模
第4章 EDA工程綜合方法
4.1 綜合的概念
4.2 邏輯綜合
4.2.1 單輸出函數(shù)的綜合
4.2.2 多輸出函數(shù)的綜合
4.3 時序電路邏輯綜合
4.3.1 時序狀態(tài)機的模型
4.3.2 時序電路的綜合
4.3.3 時序電路狀態(tài)機的最小化
4.3.4 時序電路狀態(tài)劃分
4.3.5 不完全確定的時序電路狀態(tài)機的化簡
4.3.6 時序電路的狀態(tài)分配
4.4 用EDA工具進行自動綜合
4.5 算法綜合
4.6 調(diào)度技術(shù)
4.6.1 調(diào)度函數(shù)與時間變量和資源變量的關(guān)系
4.6.2 操作的調(diào)度類型
4.6.3 調(diào)度中控制結(jié)構(gòu)的處理
4.6.4 調(diào)度算法的分類
4.6.5 調(diào)度中控制結(jié)構(gòu)的處理
4.6.6 功能單元庫
4.7 分配技術(shù)
4.7.1 分配問題
4.7.2 分配算法
4.8 設(shè)計規(guī)劃綜合方法
4.8.1 設(shè)計規(guī)劃綜合
4.8.2 模塊設(shè)計方法
4.8.3 模塊的實現(xiàn)
4.9 分層物理綜合方法
4.9.1 物理綜合邊界
4.9.2 模塊規(guī)模的影響
4.9.3 分層結(jié)構(gòu)的優(yōu)點
4.9.4 底層規(guī)劃
第5章 EDA工程仿真方法
5.1 概述
5.2 仿真方法
5.2.1 仿真的級別
5.2.2 仿真系統(tǒng)的基本組成
5.2.3 常用仿真方法
5.3 功能仿真
5.3.1 功能仿真的概念
5.3.2 功能仿真的模型
5.3.3 信號狀態(tài)值
5.3.4 延遲模型
5.3.5 元件模型
5.4 邏輯仿真
5.4.1 仿真過程
5.4.2 事件表驅(qū)動仿真算法
5.4.3 三值仿真算法與競爭冒險檢測
5.5 開關(guān)級仿真
5.5.1 開關(guān)級電路模型
5.5.2 計算節(jié)點信號狀態(tài)的強度比較算法
5.5.3 等效阻容網(wǎng)絡(luò)算法
5.5.4 信號延遲的計算
5.5.5 門、功能塊級和開關(guān)級的混合仿真處理
5.6 高層次仿真
5.6.1 VHDL仿真系統(tǒng)的組成
5.6.2 VHDL內(nèi)部模型的確立
5.7 VHDL仿真算法
5.8 仿真工具實例——Saber
第6章 EDA工程可測試設(shè)計方法
6.1 概述
6.1.1 可測試設(shè)計
6.1.2 內(nèi)建自測試
6.1.3 可測試設(shè)計中的功耗優(yōu)化問題
6.1.4 可測試設(shè)計技術(shù)的發(fā)展
6.2 測試方法的范疇
6.3 可測試性分析
6.4 測試矢量生成
6.4.1 組合電路測試
6.4.2 時序電路測試
6.5 可測試性結(jié)構(gòu)設(shè)計
6.5.1 分塊測試
6.5.2 掃描測試設(shè)計
6.5.3 內(nèi)建自測試（BIST）
6.6 測試（平臺）程序的設(shè)計方法
6.6.1 測試平臺的搭建
6.6.2 不同仿真目的對測試平臺設(shè)計的要求
6.6.3 用子程序方式建立測試平臺
6.7 測試程序設(shè)計
6.7.1 表格式測試程序設(shè)計
6.7.2 文件I／O式測試程序設(shè)計
6.8 測試方法應(yīng)用（一）——片上存儲器測試
6.9 測試方法應(yīng)用（二）——ASIC測試
6.10 測試方法應(yīng)用（三）——嵌入式系統(tǒng)測試
6.10.1 測試方法
6.10.2 測試的步驟
6.10.3 UML測試結(jié)構(gòu)
6.10.4 測試的執(zhí)行
6.10.5 測試方法的推廣
6.11 可制造設(shè)計／可測試設(shè)計（ DFMA/DFT）
6.11.1 面向制造的設(shè)計
6.11.2 實現(xiàn)CIM（計算機集成制造）
6.11.3 集成化工序
6.11.4 測試和設(shè)計部門之間的溝通
第7章 EDA工程時序分析方法
7.1 靜態(tài)時序的分析（STA）方法
7.1.1 考慮分布參數(shù)的建模
7.1.2 耦合問題
7.1.3 分析鄰線耦合
7.1.4 門級延遲問題
7.1.5 解決方案
7.2 關(guān)鍵路徑的時序分析方法
7.2.1 靜態(tài)時序分析工具的基本概念
7.2.2 時序分析工具的使用
7.2.3 注意事項
7.3 深亞微米工藝的時序分析方法
7.3.1 動態(tài)模型
7.3.2 行為模式
7.4 面向ASIC的時序分析方法
7.4.1 超級芯片建模結(jié)構(gòu)
7.4.2 單元庫的開發(fā)
7.5 通過噪聲分析發(fā)現(xiàn)時序錯誤的方法
7.5.1 串?dāng)_效應(yīng)
7.5.2 噪聲時序分析方法的應(yīng)用
第8章 EDA工程故障測試方法
8.1 故障測試概述
8.2 故障模型
8.3 故障仿真
8.4 信號完整性分析
8.4.1 IBIS模型
8.4.2 PSPICE模型
8.4.3 SPICE模型和IBIS模型比較
8.5 故障測試方法——JTAG法
8.5.1 集成電路測試標(biāo)準(zhǔn)
8.5.2 標(biāo)準(zhǔn)模塊描述
8.5.3 集成電路在系統(tǒng)編程標(biāo)準(zhǔn)
8.5.4 JTAG接口應(yīng)用于PLD器件編程
第9章 EDA工程驗證方法
9.1 概述
9.2 組合電路和時序電路的驗證方法
9.2.1 組合電路的邏輯驗證
9.2.2 時序電路的邏輯驗證
9.3 基于符號處理的形式驗證方法
9.4 基于時序邏輯的驗證方法
9.5 用狀態(tài)遷移表的驗證方法
9.6 歸納斷言法
9.6.1 工作原理
9.6.2 寄存器傳輸語言及其公理定義
9.6.3 驗證實例
9.7 形式驗證的HDL方法
9.8 用測試平臺語言實現(xiàn)自動驗證
9.9 在深亞微米設(shè)計中借助等效檢驗進行形式驗證
9.10 硬／軟件并行設(shè)計與 SoC驗證
9.11 深亞微米工藝條件下的驗證工具
9.12 大型FPGA器件仿真驗證
9.13 嵌入式處理器驗證環(huán)境
9.14 驗證工具應(yīng)用實例和驗證方法進展
9.14.1 應(yīng)用實例
9.14.2 驗證方法的進展
第10章 EDA工程流程規(guī)劃方法
10.1 流程的概念
10.1.1 EDA工程方法與設(shè)計流程
10.1.2 集成電路產(chǎn)業(yè)流程
10.1.3 系統(tǒng)層與算法層設(shè)計流程
10.1.4 高層次綜合設(shè)計流程
10.1.5 ASIC設(shè)計流程
10.2 混合信號設(shè)計環(huán)境與開發(fā)流程
10.2.1 SPECTRE電路仿真器
10.2.2 SPECTRE RF電路仿真工具.
10.2.3 其他模塊的功能
10.3 自建系統(tǒng)級芯片驗證流程（ COT）
10.4 基于模塊的設(shè)計流程
10.4.1 設(shè)計環(huán)境
10.4.2 設(shè)計工具
10.4.3 設(shè)計流程
10.5 基于FPGA的硬宏（ IP）設(shè)計流程
10.5.1 問題的提出
10.5.2 解決方法
10.5.3 進一步的討論
10.6 設(shè)計流程應(yīng)用實例
10.6.1 實現(xiàn)載體的選擇
10.6.2 設(shè)計語言的選擇
10.6.3 驗證工具的選擇
10.6.4 IC設(shè)計參考流程
第11章 EDAI程的實現(xiàn)方法
11.1 設(shè)計實現(xiàn)的概念
11.1.1 設(shè)計實現(xiàn)初步
11.1.2 設(shè)計實現(xiàn)與邏輯綜合的區(qū)分
11.2 EDAI程的CPLD實現(xiàn)方法
11.2.1 可編程技術(shù)
11.2.2 專用集成電路（ ASIC）
11.2.3 復(fù)雜可編程器件（ CPLD）
11.2.4 現(xiàn)場可編程門陣列（FPGA）
11.2.5 百萬門級 FPGA的設(shè)計方法
11.3 EDA工程的物理實現(xiàn)方法
11.3.1 物理設(shè)計
11.3.2 設(shè)計規(guī)則
11.3.3 CMOS電路加工工藝
11.3.4 集成電路版圖全定制設(shè)計方法
11.3.5 物理綜合（版圖綜合 Lnyout Synthesis）
11.3.6 深亞微米條件下物理設(shè)計方法
11.4 EDA工程的工業(yè)實現(xiàn)方法
11.4.1 半導(dǎo)體產(chǎn)業(yè)模式的轉(zhuǎn)變
11.4.2 無晶圓廠 ASIC公司（ Fabless）
11.4.3 芯片代工廠（ Foundry）
11.4.4 IP設(shè)計公司（ Chipless）
11.4.5 設(shè)計代工廠（Design Foundry）
11.4.6 設(shè)計服務(wù)公司（Design Service）
11.5 多晶圓服務(wù)（MPW）
11.5.1 MPW服務(wù)業(yè)務(wù)的重要性
11.5.2 多項目晶圓（ MPW）介紹
11.5.3 國際多項目晶圓計劃綜述
11.5.4 多項目晶圓（MPW）費用支出
11.5.5 國內(nèi)外MPW計劃的比較
11.5.6 芯片設(shè)計生產(chǎn)率的度量
第12章 EDA工程方法學(xué)進展
12.1 IC設(shè)計方法學(xué)進展
12.1.1 自項向下設(shè)計方法受到挑戰(zhàn)
12.1.2 C語言用于IC系統(tǒng)級設(shè)計
12.1.3 物理設(shè)計轉(zhuǎn)向COT設(shè)計方法
12.1.4 EDA向EDO的轉(zhuǎn)變
12.1.5 IC設(shè)計技術(shù)的發(fā)展
12.1.6 共享RTL設(shè)計方法
12.1.7 設(shè)計復(fù)用方法
12.2 動態(tài)可重構(gòu)技術(shù)
12.2.1 動態(tài)可重構(gòu)技術(shù)原理
12.2.2 動態(tài)可重構(gòu)技術(shù)應(yīng)用
12.2.3 動態(tài)可重構(gòu)技術(shù)有待解決的問題
12.2.4 動態(tài)可重構(gòu)芯片列舉
12.3 EDA設(shè)計工具的進展
12.4 實現(xiàn)載體的發(fā)展
12.4.1 系統(tǒng)級可重編程芯片
12.4.2 集成高帶寬互連技術(shù)
英漢名詞縮略語對照表
參考文獻