低壓低功耗CMOS/BiCMOS超大規(guī)模集成電路

第1章 概論
1.1 低功耗設(shè)計：概述
1.2 低電壓、低功耗設(shè)計的限制因素
1.2.1 電源電壓
1.2.2 閾值電壓
l.2.3 比例調(diào)節(jié)
1.2.4 互連線路
1.3 硅絕緣體技術(shù)（SOI）
1.4 從元件到電路
1.4.1 鎖存器和觸發(fā)器
1.5 參考文獻
第2章 MOS／BCMOS工藝技術(shù)與集成
2.1 簡介
2.2 BiCMOS工藝的實現(xiàn)
2.2.1 低成本、中速、5－V數(shù)字BiCMOS工藝
2.2.2 高性能、高成本數(shù)字BiCMOSI藝
2.3 BiCMOS制造和集成時的考慮因素
2.3.1 考慮CMOS器件結(jié)構(gòu)
2.3.2 考慮雙極型晶體管的工藝
2.4 BICMOS中的隔離
2.4.1 雙極型晶體管的隔離
2.4.2 MOS晶體管中的隔離
2.4.3 先進的隔離技術(shù)
2.5 集成模擬／數(shù)字BiCMOS工藝
2.5.1 工藝集成的考慮因素
2.5.2 典型的模擬／數(shù)字BiCMOS工藝
2.6 深亞微米工藝
2.6.1 多晶硅發(fā)射極高性能BiCMOS結(jié)構(gòu)
2.6.2 低電容雙極型／BICMOS工藝
2.6.3 SOI CMOS/BiCMOS VLSI
2.6.4 深亞微米CMOS／BiCMOS結(jié)構(gòu)中的銅互連
2.7 低壓／低功耗CMOS/BiCMOS工藝
2.7.1 低壓／低功耗／SOI CMOS
2.7.2 SOI上的低壓／低功耗橫向B風
2.7.3 通過多晶外形工藝技術(shù)來實現(xiàn)高性能LVLP CMOS晶體管
2.8 CMOS／BiCMOSI藝未來的發(fā)展趨勢與方向
2.8.1 工藝技術(shù)
2.8.2 雙極型器件結(jié)構(gòu)的改進
2.8.3 CMOS器件未來可能的技術(shù)提高
2.9 小結(jié)
2.10 參考文獻
第3章 器件工作特性與建模
3.1 概述
3.2 MOS（FET）晶體管
3.2.1 MOS晶體管概述
3.2.2 靜態(tài)特性
3.2.3 動態(tài)特性
3.2.4 次要的MOSFET工作特性
3.3 雙極型（結(jié)）晶體管
3.3.1 雙極型結(jié)晶體管概述
3.3.2 靜態(tài)特性
3.3.3 動態(tài)特性
3.3.4 次要的雙極型晶體管工作特性
3.4 MOSFET SPICE模型
3.4.1 LEWILI模型
3.4.2 LEVEL2模型
3.4.3 LEVEL3模型
3.4.4 LEVEL4（BSIM）模型
3.4.5 BSIM2 模型
3.4.6 BSIM3模型
3. 5 高級MOSFET模型
3.5.1 HSPICE Level 50（Philip MOS9）模型
3.5.2 EKV MOSFET模型
3.5.3 MOS器件特性的局限性
3.6 雙極型SPICE模型
3.6.1 Eberses－Moll模型
3.6.2 Gurnmel－Poon模型
3.6.3 改進的Gurnmel-Poon模型
3.6.4 MEXTRAM模型
3.6.5 HICUM模型
3.6.6 VBIC95模型
3.7 處于混合模式環(huán)境中的MOSFET
3.7.1 亞半微米器件的表面p溝道
3.7.2 器件制造
3.7.3 模型參數(shù)獲取
3.7.4 亞半微米直流模型公式
3.8 小結(jié)
3 9 參考文獻
第4章 低壓低功耗邏輯電路
4.1 概述
4.2 傳統(tǒng)的CMOS邏輯門電路
4.2.1 CMOS技術(shù)中的功耗
4.2.2 互補MOS反相器
4.2.3 基本異或（NOR）門
4.2.4 基本與非（NAND）門
4.3 傳統(tǒng)BiCMOS邏輯門電路
4.3.1 基本驅(qū)動電路的結(jié)構(gòu)
4.3.2 通過分流器件實現(xiàn)全擺幅輸出電壓漂移
4.3.3 全擺幅互補MOS／雙極型邏輯電路
4.3.4 具有反饋的FS-CMBL
4.3.5 高性能互補耦合BiCMOS電路
4.4 在pMOS結(jié)構(gòu)中采用橫向pnp BJT的BiCMOS電路
4.4.1 概述
4.4.2 電路描述和工作方式
4.4.3 性能評估和比較
4.5 組合式BiCMOS數(shù)字電路
4.5.1 概述
4.5.2 電路結(jié)構(gòu)和分析
4.5.3 性能評估和比較
4.5.4 實驗結(jié)果和討論
4.5.5 模擬結(jié)果和討論
4.5.6 全電壓擺幅MBICMOS邏輯門電路
4.6 全擺幅多漏極／多集電極互補BiCMOS緩沖器
4.6.1 概述
4.6.2 傳統(tǒng)多漏極互補BiCMOS(CBiCMOS）緩沖器
4.6.3 全擺幅多漏極／多集電極CB匯MOS緩沖器的電路實現(xiàn)結(jié)構(gòu)和工作情況
4.7 準互補BiCMOS數(shù)字電路
4.7.1 概述
4.7.2 基本概念與工作方式
4.7.3 電路性能與評估比較
4.7.4 實驗分析
4.8 采用肖特基二極管的全擺幅BiCMOS／BiNMOS數(shù)字電路
4.8.1 概述
4.8.2 電路工作方式和結(jié)構(gòu)
4.8.3 電路性能的比較和評估
4.9 反饋型BiCMOS數(shù)字電路
4.9.1 概述
4.9.2 R＋N型和反饋型BiCMOS邏輯電路
4.9.3 正電容耦合反饋型BiCMOS電路
4.9.4 互補反饋BiCMOS數(shù)字門電路
4.10 高型BiCMOS數(shù)字電路
4.10.1 概述
4.10.2 基本概念和工作情況
4.10.3 性能分析
4.10.4 集成電荷泵的HB-BiCMOS電路
4.11 瞬時飽和全擺幅BiCMOS數(shù)字電路
4.11.1 概述
4.11.2 電路概念和工作狀況
4.11.3 性能評估和比較
4.12 自舉型BiCMOS數(shù)字電路
4.12.1 概述
4.12.2 1.5V自舉型BiCMOS邏輯門電路
4.12.3 自舉型全擺幅BiCMOS／BiNMOS反相器
4.12.4 雙自舉型BiCMOS邏輯門電路
4.12.5 自舉全擺幅CMOS大電容負載驅(qū)動電路
4.12.6 雙電容BiNMOS邏輯門電路
4.12.7 正反饋基極自舉BiNMOS電路
4. 12.8 采用單講CMOS工藝的自舉型CMOS驅(qū)動電路
4.13 高速靜電釋放BiCMOS數(shù)字電路
4.13.1 概述
4.13.2 電路的工作情況
4.13.3 性能評估比較
4.14 小結(jié)
4.15 參考文獻
第5章 低功耗鎖存器和觸發(fā)器
5.1 介紹
5.1.1 基礎(chǔ)知識
5.1.2 對低功耗鎖存器和觸發(fā)器的需求
5.1.3 鎖存器和觸發(fā)器的主要用途
5.2 鎖存器和觸發(fā)器的發(fā)展過程
5.2.1 功能主題
5.2.2 同步主題
5.2.3 優(yōu)化主題
5.2.4 性能主題
5.2.5 流水線主題
5.2.6 高性能和低功耗的主題
5.3 鎖存器和觸發(fā)器的質(zhì)量測量
5.3.1 性能指標
5.3.2 功耗度量
5.3.3 面積度量
5.3.1 對電壓和工藝技術(shù)進行比例縮減的敏感性
5.4 鎖存器和觸發(fā)器：設(shè)計前景
5.4.1 單邊沿觸發(fā)型觸發(fā)器
5.4.2 雙邊沿觸發(fā)型觸發(fā)器
5.5參考文獻
附錄 A 基本公式
附錄 B 模型公式
附錄 C 雙曲線（HYP）函數(shù)
附錄 D JUNCAP模型
專用符號