數(shù)字集成系統(tǒng)的結(jié)構(gòu)化設(shè)計(jì)與高層次綜合

第1章  引言
1.1  設(shè)計(jì)層次
1.2  設(shè)計(jì)描述的文字表示及圖形表示
1.3  集成電路設(shè)計(jì)與綜合
1.4  從頂向下和從底向上的設(shè)計(jì)方式
第2章  硬件的VHDL模型
2.1  硬件描述語言和VHDL
2.2  VHDL實(shí)體、結(jié)構(gòu)體和進(jìn)程
2.3  延時
2.4  延時與并發(fā)性
2.5  順序執(zhí)行語句與并發(fā)執(zhí)行語句
2.6  仿真、仿真周期及仿真器中延時的實(shí)現(xiàn)
2.7  硬件的行為描述和條件語句
2.8  同步語句
2.9  循環(huán)
2.10  過程與函數(shù)
第3章  基本邏輯單元的VHDL模型
3.1  組合邏輯電路的造型
3.2  時序邏輯電路的造型
3.3  存儲器
3.4  邏輯門級精度的模型
3.5  VITAL規(guī)范
3.6  多值邏輯
第4章  系統(tǒng)級設(shè)計(jì)
4.1  在行為域內(nèi)構(gòu)千硬件的行為模型
4.2  系統(tǒng)間互連的表示
4.3  系統(tǒng)的算法模型
4.4  系統(tǒng)級設(shè)計(jì)實(shí)例
第5章  寄存器傳輸級設(shè)計(jì)
5.1  由算法模型向數(shù)據(jù)流模型的變換
5.2  控制單元設(shè)計(jì)
5.3  超級精簡指令集計(jì)算機(jī)URISC
5.4  80C51兼容微控制器的寄存器級設(shè)計(jì)
5.5  VHDL語言結(jié)構(gòu)向硬件的映射
第6章  多層次混合設(shè)計(jì)
6.1  組合邏輯電路設(shè)計(jì)
6.2  時序邏輯電路設(shè)計(jì)
6.3  微程序控制單元設(shè)計(jì)
第7章  行為綜合
7.1  設(shè)計(jì)表示的中間格式
7.2  行為綜合的目標(biāo)結(jié)構(gòu)
7.3  行為綜合流程
7.4  行為綜合的VHDL建模
8.1  算法綜合的優(yōu)點(diǎn)
8.2  調(diào)度
8.3  基于數(shù)據(jù)流圖的調(diào)度技術(shù)
8.4  基于控制流圖的調(diào)度技術(shù)
8.5  分配技術(shù)
8.6  根據(jù)分配建立VHDL有限狀態(tài)機(jī)模型
第9章  VHDL在其他設(shè)計(jì)領(lǐng)域的應(yīng)用
9.1  VHDL在模擬/混合信號系統(tǒng)設(shè)計(jì)中的應(yīng)用
9.2  VHDL在VLSI測試中的應(yīng)用
9.3  性能模型
練習(xí)題
參考文獻(xiàn)