FPGA設(shè)計(jì)及應(yīng)用

第1章 可編程邏輯器件概述
1.1 EDA和PLD發(fā)展概況
1.1.1 EDA技術(shù)發(fā)展概況
1.1.2 PLD的發(fā)展概況
1，2 可編程邏輯器件的基本結(jié)構(gòu)
1.2.1 簡(jiǎn)單PLD的基本結(jié)構(gòu)
1.2.2 EPLD和CPLD的基本結(jié)構(gòu)
1.2.3 FPGA的基本結(jié)構(gòu)
1.3 可編程邏輯器件的設(shè)計(jì)
1.3.1 基本設(shè)計(jì)方法
1.3.2 設(shè)計(jì)流程
第2章 Altera可編程邏輯器件
2.1 Altera產(chǎn)品概述
2.1.1 Altera PLD的特點(diǎn)
2.1.2 Altera器件系列
2.2 FLEX系列
2.2.1 FLEXl0K系列
2.2.2 ACEXlK系列
2.2.3 FLEX8000系列
2.2.4 FLEX6000系列
2.3 MAX系列
2.3.1 MAX9000系列
2.3.2 MAX7000系列
2.3.3 MAX5000系列
2.3.4 MAX3000A系列
2.3.5 Classic系列
2.4 APEX系列
2.4.1 APEX20K系列
2.4.2 APEX II系列
2.5 Mercury系列
2.6 Excalibur系列
2.7 Stratix系列
2.8 其它PLD公司及其產(chǎn)品簡(jiǎn)介
2.8.1 其它PLD公司簡(jiǎn)介
2.8.2 Xilinx公司產(chǎn)品
2.8.3 Lattice-Vantis公司產(chǎn)品
第3章 Altera可編程邏輯器件開發(fā)軟件
3.1 概述
3.1.1 設(shè)計(jì)軟件流程圖
3.1.2 MAX+PLUS II開發(fā)軟件簡(jiǎn)介
3.1.3 QuanusII開發(fā)軟件簡(jiǎn)介
3.1.4 多平臺(tái)及其它EDA工具
3.2 MAX+PLUSII開發(fā)軟件
3.2.1 MAX+PLUS II的安裝
3.2.2 操作環(huán)境
3.2.3 設(shè)計(jì)輸入
3.2.3.1 圖形設(shè)計(jì)輸入方法
3.2.3.2 文本設(shè)計(jì)輸入方法
3.2.3.3 創(chuàng)建頂層設(shè)計(jì)文件
3.2.3.4 層次顯示
3.2.3.5 編輯用戶庫
3.2.4 設(shè)計(jì)項(xiàng)目的編譯
3.2.4.1 編譯前準(zhǔn)備
3.2.4.2 運(yùn)行編譯器
3.2.4.3 在底層平面圖編輯器中觀察適配結(jié)果
3.2.4.4 引腳鎖定
3.2.5 模擬仿真和定時(shí)分析
3.2.6 器件編程
3.3 Quartus II開發(fā)軟件
3.3.1 Quartus II的安裝
3.3.2 設(shè)計(jì)輸入
3.3.3 設(shè)計(jì)項(xiàng)目的編譯
3.3.3.1 編譯設(shè)置
3.3.3.2 資源分配
3.3.3.3 編譯設(shè)計(jì)
3.3.3.4 在最后的編譯平面團(tuán)中查看適配結(jié)果
3.3.3.5 分配邏輯到ESB
3.3.4 延時(shí)分析和仿真
3.3.4.1 QuartusII的延時(shí)分析
3.3.4.2 仿真
3.3.5 器件編程
3.3.5.1 打開下載窗口
3.3.5.2 設(shè)置下載電纜
3.3.5.3 開始編程
3.3.6 Quartus II 2.0版設(shè)計(jì)軟件的新特點(diǎn)
第4章 第三方工具軟件
4.1 概述
4.1.1 HDL語言
4.1.2 常用的第三方工具軟件
4.2 FPGA Express開發(fā)工具軟件
4.2.1 特點(diǎn)
4.2.2 設(shè)計(jì)流程
4.2.3 設(shè)計(jì)分析
4.2.4 FPGA腳本工具FST
4.2.5 提示與技巧
4.3 LeonardoSpectrum開發(fā)工具軟件
第5章 Altera器件編程與配置
5.1 Altera器件的命名
5.2 PLD器件測(cè)試電路板
5.3 ByteBlaster并口下載電纜
5.3.1 原理與連接
5.3.2 被動(dòng)串行(PS)模式
5.3.3 JTAG模式
5.3.4 軟件編程和配置步驟
5.4 ByteBlasterMV并口下載電纜
5.4.1 特點(diǎn)
5.4.2 功能描述
5.4.3 軟件編程和配置步驟
5.5 MasterBlaster串行／USB通信電纜
5.5.1 特點(diǎn)
5.5.2 功能描述
5.5.3 被動(dòng)串行(PS)模式
5.5.4 JTAG模式
5.6 BitBlaster串行下載電纜
5.6.1 特點(diǎn)
5.6.2 功能描述
5.7 FPGA的芯片配置
5.7.1 對(duì)單個(gè)器件的配置
5.7.2 對(duì)多個(gè)器件的配置
第6章 FPGA設(shè)計(jì)中的基本問題
6.1 數(shù)的表示方法
6.1.1 無符號(hào)整數(shù)
6.1.2 二進(jìn)制補(bǔ)碼
6.1.3 無符號(hào)小數(shù)
6.1.4 帶符號(hào)小數(shù)的二進(jìn)制補(bǔ)碼
6.1.5 格雷碼
6.1.6 帶符號(hào)整數(shù)
6.1.7 偏移二進(jìn)制補(bǔ)碼
6.1.8 浮點(diǎn)數(shù)和塊浮點(diǎn)數(shù)
6.2 有限字長(zhǎng)的影響
6.3 時(shí)鐘問題
6.3.1 全局時(shí)鐘
6.3.2 門控時(shí)鐘
6.3.3 多級(jí)邏輯時(shí)鐘
6.3.4 行波時(shí)鐘
6.3.5 多時(shí)鐘系統(tǒng)
6.4 建立和保持時(shí)間
6.5 冒險(xiǎn)現(xiàn)象
6.6 清零和置位信號(hào)
6.7 信號(hào)的延時(shí)
6.8 器件結(jié)構(gòu)與實(shí)際系統(tǒng)的匹配
6.9 電路結(jié)構(gòu)與器件速度和成本之間的關(guān)系
6.10 器件加密
6.11 設(shè)計(jì)文檔
第7章 MAX+PLUS II開發(fā)軟件中的宏模塊及其應(yīng)用
7.1 時(shí)序電路宏模塊
7，1.1 觸發(fā)器
7.1.2 鎖存器
7.1.3 計(jì)數(shù)器
7.1.4 分頻器
7.1.5 多路復(fù)用器
7.1.6 移位寄存器
7.2 運(yùn)算電路宏模塊
7.2.1 加法器和減法器
7.2.2 乘法器
7.2.3 除法器
7.2.4 絕對(duì)值運(yùn)算
7.2.5 數(shù)值比較器
7.2.6 編碼器和譯碼器
7.2.7 奇偶校驗(yàn)器
7.3 存儲(chǔ)器宏模塊
7.3.1 RAM宏模塊
7.3.2 FIFO宏模塊
7.3.3 ROM的設(shè)計(jì)
7.3.4 存儲(chǔ)器設(shè)計(jì)中應(yīng)注意的一個(gè)問題
第8章 FPGA電路設(shè)計(jì)實(shí)例
8.1 m序列產(chǎn)生器
8.2 任意序列產(chǎn)生器
8.3 數(shù)字相關(guān)器
8.4 漢明距離的電路計(jì)算
8.4.1 計(jì)數(shù)法
8.4.2 邏輯函數(shù)法
8.4.3 查找表法
8.4.4 求和網(wǎng)絡(luò)法
8.4.5 組合應(yīng)用
8.5 交織編碼器
8.5.1 交織編碼的原理
8.5.2 利用移位寄存器實(shí)現(xiàn)交織編碼
8.5.3 利用存儲(chǔ)器實(shí)現(xiàn)交織編碼
8.6 直接數(shù)字頻率合成
8.7 誤碼率在線測(cè)試
8.7.1 誤碼檢測(cè)電路的設(shè)計(jì)
8.7.2 誤碼檢測(cè)電路的波形仿真
8.7.3 誤碼檢測(cè)電路的測(cè)試及實(shí)現(xiàn)
8.7.4 誤碼率在線測(cè)試電路的設(shè)計(jì)
8.7.5 硬件電路的調(diào)試與實(shí)現(xiàn)
第9章 FPGA高端開發(fā)技術(shù)
9.1 可再配置計(jì)算
9.2 可編程單芯片系統(tǒng)
9.3 IP模塊
9.3.1 IP模塊的定義
9.3.2 IP模塊的分類
9.3.3 Altera公司的IP模塊及其使用流程
9.3.4 OpenCore的安裝
9.4 開發(fā)具有自主知識(shí)產(chǎn)權(quán)的IP模塊
附錄A MAX+PLUS II文件的后綴
附錄B 相關(guān)網(wǎng)址檢索
附錄C 光盤文件索引
參考文獻(xiàn)